我在 SystemVerilog 中创建了一个设计模型。它使用定点数学。模块的一些顶级参数用于指定在模块内进行计算时使用什么缩放因子。这会影响预定义常量的值以及如何执行缩小操作和舍入。
现在我有多个预定义常量，然后使用 if..else.. 块根据参数值选择其中一个。有多个不同的函数几乎完全相同，除了它们在计算过程中使用的常量以及如何缩小结果。
我的问题是，是否可以将顶级测试台模块参数传递到包中并使用它来选择常量应具有的值，即使用测试台顶级模块参数对包进行参数化？
我来自 VHDL 背景，`if 与 #if 让我感到困惑。此外，我不确定我尝试做的事情是否可在 SystemVerilog 中使用测试平台模块顶级参数实现。
我使用 VHDL 已有一段时间了，习惯了其中的 to_string 和 integer'image 函数。我正在尝试编写一些 SystemVerilog，刚刚意识到字符串连接，尤其是整数到字符串的工作方式不同。
我正在尝试to_string用 SystemVerilog 编写一个整数函数。它需要三个参数。第一个是需要转换的整数（显然）。第二个是其字符串表示必须占用的位置数。这可以是 0 的形式，也可以是空格的形式，因此第三个参数应该是填充字符。
我不确定如何告诉$sformat函数填充量应该是可变的，并指定填充字符。编写具有字节级字符串操作的低级函数是唯一的方法吗？
Convert 12 to string to fit in 5 places, pad with zeros and not empty space. This gives:
00012