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问题[system-verilog](coding)

Martin Hope
rx123
Asked: 2024-12-12 18:54:22 +0800 CST
  • 6
class square;
    
    rand bit arr [3][3];
    
    function void pre_randomize();
      arr[0][1] = 1;
      $display ("%p",arr);
    endfunction
       
    constraint ab_c {
      foreach (arr[i,j]) {
        if (arr[i][j] == 1) {
          if (i > 0 && j > 0 && j < 2 && i < 2) { arr[i+2][j-1] == 1;
          }
          else arr[i][j] == 0;
        }
      }
    }

我有一个 3x3 数组，我想创建一个模式，当arr[0][1](起始位置) 为 1 时，我希望将其设置arr[2][0]为 1。约束求解器似乎在随机化后将pre_randomize值设置arr[0][1]为 0。这是预期的吗？

system-verilog
Martin Hope
gyuunyuu
Asked: 2024-11-02 21:23:27 +0800 CST
  • 4

我在 SystemVerilog 中创建了一个设计模型。它使用定点数学。模块的一些顶级参数用于指定在模块内进行计算时使用什么缩放因子。这会影响预定义常量的值以及如何执行缩小操作和舍入。

现在我有多个预定义常量，然后使用 if..else.. 块根据参数值选择其中一个。有多个不同的函数几乎完全相同，除了它们在计算过程中使用的常量以及如何缩小结果。

我的问题是，是否可以将顶级测试台模块参数传递到包中并使用它来选择常量应具有的值，即使用测试台顶级模块参数对包进行参数化？

我来自 VHDL 背景，`if 与 #if 让我感到困惑。此外，我不确定我尝试做的事情是否可在 SystemVerilog 中使用测试平台模块顶级参数实现。

system-verilog
Martin Hope
Emman
Asked: 2024-06-20 02:05:08 +0800 CST
  • 5

IEEE 1800-2023 LRM 支持三重引号字符串，但没有一个模拟器能够编译（出现以下错误），任何线索都有助于更好地理解。

module top;
  
string foo;

  initial begin
  foo =  """
This is one continuous string.
Single ' and double " can
be placed throughout, and
only a triple quote will end it.
""";
    $display("%0s",foo);
  end
endmodule

获取未终止字符串错误

, https://edaplayground.com/x/Rj4A

system-verilog
Martin Hope
Juan_R
Asked: 2024-05-29 15:17:16 +0800 CST
  • 5

我想访问具有动态值的切片。我尝试过以不同的方式做到这一点。在第一种情况下，减少了用于控制索引值等的模块逻辑，verilator告诉我这不是一个常量值，我同意这一点，然后我更改了第二个版本，但得到了相同的结果。

1：

module m1 (
input  logic [4:0] in1,  // 8-bit input vector 1
input  logic [4:0] in2,  // 8-bit index
output logic [4:0] out   // 8-bit output vector
);
logic add;

always_comb begin
add = (in2[in1[4:0]-1] & (in2[(in1[4:0]-2):0] != '0); //summary rounding
end

out = in1 + add;//summary of the final operation
endmodule

2：

module m1 (
input  logic [4:0] in1,  // 8-bit input vector 1
input  logic [4:0] in2,  // 8-bit index
output logic [4:0] out   // 8-bit output vector
);
logic add;

always_comb begin
for (int i = 0; i < 4; i++) begin
if((in1[4:0]-2) == i)begin
add = (in2[in1[4:0]-1] & (in2[(i:0] != '0); //summary rounding
end
end

out = in1 + add;//summary of the final operation
endmodule

我试图实现的逻辑是 riscv-v 1.0 的舍入模式。

我已经尝试了几次尝试进行静态逻辑的测试，但我找不到解决问题的方法。我如何在硬件中实现这个逻辑。

system-verilog
Martin Hope
Vincci
Asked: 2024-02-23 11:32:21 +0800 CST
  • 5

我需要一些帮助。

我正在尝试计算解压数组中的数量。

下面是代码。

module test_rand;
  bit [7:0] mask_unpacked [0:7];
  int  numOnes[0:7];
    initial begin
      mask_unpacked[0] = 8'b00001111;
      mask_unpacked[1] = 8'b00001111;
      mask_unpacked[2] = 8'b00000000;
      mask_unpacked[3] = 8'b00000000;
      mask_unpacked[4] = 8'b00000000;
      mask_unpacked[5] = 8'b00000000;
      mask_unpacked[6] = 8'b00000000;
      mask_unpacked[7] = 8'b00000000;
      $display("*********************************");
      foreach (mask_unpacked[i]) begin
        $display("mask_unpacked   = %p",mask_unpacked[i]);
        numOnes= $countones(mask_unpacked[i]);
        $display("countones = %p", numOnes[i]);
      end
      $display("*********************************");
    end
endmodule

但是，我收到错误消息

Error-[ICTA] Incompatible complex type
testbench.sv, 16
  Incompatible complex type assignment
  Type of source expression is incompatible with type of target expression. 
  Mismatching types cannot be used in assignments, initializations and 
  instantiations. The type of the target is 'int$[0:7]', while the type of the
  source is 'int'.
  Source Expression: $countones(mask_unpacked[i])

如何解决这个问题？

system-verilog
Martin Hope
thorondor1990
Asked: 2024-01-10 02:13:29 +0800 CST
  • 5

SV/UVM 中的以下代码会产生代码后显示的 VCS 编译错误。

 typedef enum int {
  ABC,
  DEF,
  GHI,
 . . .
 } enum_t

class some_test #(type T=uvm_test) extends T;
 
 `uvm_component_param_utils(some_test#(T))

 bit assoc_array[3][enum_t];


 //bunch of tasks and functions here

 
 task run_phase(uvm_phase phase);
   int index;
  
  //Below wait inside some fork-join and begin-end blocks
  //index calculated
  assoc_array[index].delete(); //Compiler OK here
  assoc_array[index][DEF] = 1; //Compiler OK here
 
  //some more forked threads

  wait(assoc_array[index].exists(ABC) && (assoc_array[index][ABC]==1)); //COMPILER ERROR
 endtask

endclass

错误是：

Error-[DTINPCIL] Dynamic type in non-procedural context
"wait ((this.assoc_array[index].exists(ABC) && (this.assoc_array[index][ABC] == 1))) ;"
  Argument: this.assoc_array[index]
  Structure containing dynamic data and/or used in dynamic arrays may not be 
  used in non-procedural context.

我不明白为什么这是非程序上下文。这与测试是参数化测试有什么关系吗？我正在做这样的“扩展”来实现多重继承。我在 Tudor Timi 的一篇博客中看到了这一点，标题为“Fake it Until you make it - Emulate multiple Heritage in System Verilog”，尽管他的示例实现了其他目标，并且绝对不是在参数化测试中。

在其他一些测试包中，我也有这段代码：

typedef some_test #(some_basic_test) better_test;
system-verilog
Martin Hope
erng
Asked: 2023-08-22 22:42:33 +0800 CST
  • 5

我遇到一种情况，设计中的一个信号必须断言至少一个周期，而另一个信号必须断言至少 X 个周期。

期望的结果：

通过： 通过示例1

通过： 通过示例2

通过： 通过示例3

失败： 失败示例 1

我想编写一个属性来使用 SVA 检查这一点，本质上捕获 和 之间的内容posedge，negedge必须sig_1同时sig_2具有$rose()和$fell()。

我尝试过类似的东西...

property prop_sig_2_while_sig_1;
    @(posedge clk)
        $rose(sig_1) ##[0:$] $rose(sig_2) ##[0:$] $fell(sig_2) ##[0:$] $fell(sig_1);
endproperty : prop_sig_2_while_sig_1

但不幸的是，这并没有达到预期的效果。

有没有一种简单有效的方法来实现这一目标？

system-verilog