Eu queria descobrir quantas atribuições contínuas mantidas em um fio/reg são legais com base no SV LRM.

Examinei o verilog e o SV LRM e ele afirma o seguinte.

"Continuous assignments shall drive values onto nets or variables" - SV LRM 10.3
Isso significa que a atribuição contínua no reg é permitida, diferentemente do verilog.
(Atribuições contínuas devem direcionar valores para redes - verilog LRM 6.1)

"The continuous assignment statement shall place a continuous assignment on a net or variable data type." - SV LRM 10.3.2
Isso significa que o número de atribuições contínuas em wire/reg é limitado a 1.

Comprometendo acima de dois,
concluí que wire e reg podem ter apenas uma atribuição contínua para cada um em SV.

Então eu queria verificar a compilação no Modelsim.

> testing multi assignments in reg
module test_1;
    reg a;
    assign a = 1;
    assign a = 0;
    
endmodule

Console: "'a' é impulsionado por mais de uma atribuição contínua"
Então, esta compilação buscou muito bem o multidriving no reg. Nada a reclamar.

>testing multi assignments on wire
module test_2;
    wire a;
    assign a = 1;
    assign a = 0;
    
endmodule

Console: "A compilação de SVtest.sv foi bem-sucedida"
Eu esperava que o resultado desse erro.
No entanto, esta compilação não resolveu o erro de vários drivers conectados.
O que significa que o UVA permite acionamento duplo no fio bem diferente do que eu esperava.

Resumo da pergunta:
Minha interpretação do SV LRM (apenas uma atribuição contínua é permitida em um fio/reg) está errada? Ou é apenas um simulador que não reflete estritamente o SV LRM?

Além disso, a interpretação que fiz anteriormente (no verilog, a atribuição contínua é permitida apenas uma vez na rede, mas não permitida no registro) também está errada? (com base em "Atribuições contínuas devem direcionar valores para redes - verilog LRM 6.1")

Tentei fazer o relógio que conta o tempo dado que o ciclo de clk é de um minuto. Mas tive dificuldade em descobrir quais duas tarefas estão em conflito. (Estou procurando há dois dias, mas não consegui encontrar)

Primeiro tentei esses códigos no playground da EDA.

//code for "design.sv"

module clock(
  input clk, rstn,
  output reg[6:0] minute,      //line 1
  output reg[5:0] hour         //line 2
);

  
  always @ (posedge clk, negedge rstn) begin
    if(!rstn) begin
        minute <= 0; hour = 0;
        end
    else begin
        minute = minute + 1;
        end
  end
  
  always @ (posedge clk) begin
    if((minute%60==0)&&(minute != 0)) begin
        minute <= 0;
        hour = hour + 1;
        end
    
    if((hour%24==0)&&(hour !=0)) hour <= 0;
  end
  
  
endmodule

//code for "testbench.sv"
module test;
  reg clk, rstn;
  reg [6:0] minute;
  reg [5:0] hour;
  
  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end
  
  initial begin
    rstn = 1; minute = 0; hour = 0;    //line 3
    #30 rstn = 0;
    #1 rstn = 1;
    #600 $finish;
  end
  
  clock clock_inst(clk, rstn, minute, hour);
  
  initial begin
    $dumpfiles("wave.vcd");
    $dumpvars(0, test);
  end
  
endmodule

Simulei esses primeiros códigos e recebi o erro abaixo.

A "variável ""minuto"" não pode ser controlada pelas instruções de atribuição processual e contínua. A "variável ""hora"" não pode ser controlada pelas instruções de atribuição processual e contínua.

Minha primeira conclusão: concluí que as atribuições de line 1e line 2estão em conflito com as de line 3. Eu pensei output reg minutee output reg hourem clock_instsão tarefas contínuas implícitas. Conseqüentemente line 1, line 2entra em conflito com atribuições em minutee hour(colocadas em line 3) levando ao problema de multidriver em uma variável.

Porém, para verificar minha conclusão, revisei o código conforme abaixo.

//revised code for "design.sv"

module clock(
  input clk, rstn,
  output reg[6:0] minute, 
  output reg[5:0] hour
);

  
  initial begin        // newly added block
    minute = 0; hour = 0;
  end
  
  always @ (posedge clk, negedge rstn) begin
    if(!rstn) begin
        minute <= 0; hour = 0;
        end 
    else begin
        minute = minute + 1;
        end
  end
  
  always @ (posedge clk) begin
    if((minute%60==0)&&(minute != 0)) begin
        minute <= 0;
        hour = hour + 1;
        end
    
    if((hour%24==0)&&(hour !=0)) hour <= 0;
  end
  
  
endmodule

//revised code for "testbench.sv"

module test;
  reg clk, rstn;
  reg [6:0] minute;
  reg [5:0] hour;
  
  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end
  
  initial begin
    rstn = 1;          //revised line
    #30 rstn = 0;
    #1 rstn = 1;
    #600 $finish;
  end
  
  clock clock_inst(clk, rstn, minute, hour);
  
  initial begin
    $dumpfiles("wave.vcd");
    $dumpvars(0, test);
  end
  
endmodule

O que pensei é que esses códigos me dariam erros porque a atribuição newly added blockentraria em conflito com output reg[6:0] minuteas output reg[5:0] houratribuições.

Mas funcionou muito bem

VSIM: A simulação foi concluída. Não há mais vetores de teste para simular.

VSIM: A simulação foi concluída.

Agora, não consigo encontrar quais linhas constigiam erros de multi-condução em meu primeiro código.