Ervin Ranjan's questions

module fa(
input a,b,cin,
output reg s,cout
);

always@(*) begin
    s = a^b^cin;
    cout = (a & b) | (b & cin) | (cin & a);
end

endmodule

module multiplier(
input [3:0] a,b,
output [7:0] p
);

wire w01,w10,w20,w11,w02,w30,w21,w12,w03,w31,w22,w13,w32,w23,w33,s1,s2,s3,s4,c1,c2,c3,c4,c5,c6,c7,c8,c9,c10;

assign p[0] = a[0] & b[0];

assign w01 = b[0] & a[1];
assign w10 = b[1] & a[0];
assign w20 = b[2] & a[0];
assign w11 = b[1] & a[1];
assign w02 = b[0] & a[0];
assign w30 = b[3] & a[0];
assign w21 = b[2] & a[1];
assign w12 = b[1] & a[2];
assign w03 = b[0] & a[3];
assign w31 = b[3] & a[1];
assign w22 = b[2] & a[2];
assign w13 = b[1] & a[3];
assign w32 = b[3] & a[2];
assign w23 = b[2] & b[3];
assign w33 = b[3] & a[3];

fa g1(w01,w10,1'b0,p[1],c1);
fa g2(w20,w11,c1,s1,c2);
fa g3(s1,w02,c2,p[2],c3);
fa g4(w30,w21,c3,s2,c4);
fa g5(s2,w12,c4,s3,c5);
fa g6(s3,w03,c5,p[3],c6);
fa g7(w31,w22,c6,s4,c7);
fa g8(s4,w13,c7,p[4],c8);
fa g9(w32,w23,c8,p[5],c9);
fa g10(w33,c9,1'b0,p[6],c10);

assign p[7] = c10;

endmodule

module multiplier_tb;

reg [3:0] a,b;
wire [7:0] p;
integer cnt1,cnt2;

multiplier dut(a,b,p);

initial begin
    for(cnt1 = 0;cnt1<16;cnt1 = cnt1 + 1) begin
        for(cnt2 = 0;cnt2<16;cnt2 = cnt2 + 1) begin
            {a} = cnt1;
            {b} = cnt2;
            #10;
        end
    end
end

endmodule

Tentei depurar o código várias vezes em busca de erros lógicos, mas ainda não consegui encontrá-lo. Me pediram para implementar um multiplicador 4x4 usando somadores completos na modelagem comportamental. Acho que a lógica principal está correta e estou faltando adicionar um carry em algum lugar. anotei os bits a serem multiplicados e os adicionei usando somadores completos. Estou obtendo uma saída errada para o caso de teste, como 15x15, onde obtenho uma saída de 189.

Meu design

minha ideia é adicionar todos os termos usando somadores completos e adicionar o transporte que surge ao fazer isso

module register(input [7:0] inp, input load,clk,clr, output reg [7:0] out);

always@(posedge clk or posedge clr) begin
    if(clr)
        out <= 8'b00000000;
    else if(load)
        out<= inp;
        
end

endmodule

module register_tb;

reg [7:0] inp;
reg load,clk,clr;
wire [7:0] out;
integer count1,count2;

register store(inp,load,clk,clr,out);

initial begin
    clk = 1'b0;
    repeat(2**10) #10 clk = {$random};
end

initial begin
    for(count1 = 0;count1<2**8;count1 = count1 + 1) begin
        for(count2 = 0;count2<4;count2 = count2 + 1) begin
            {clr,load} = count2;
            {inp} = count1;
            #10;
        end
    end
end

endmodule

Estou tentando fazer um registro de 4 bits, mas estou preso neste erro. Não consigo entender por que meu código sempre gera zero. Tentei depurá-lo, mas não consegui encontrar o erro.