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Martin
Asked: 2025-04-15 02:34:28 +0800 CST

vhdl无法确定对象的类型

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下面的代码产生-

错误（10327）：XXXX.vhd(1581) 处的 VHDL 错误：无法确定运算符“＆”的定义 - 找到 47 个可能的定义错误（10647）：XXXX.vhd(1581) 处的 VHDL 类型推断错误：表达式类型不明确 - “std_logic_vector”或“slvn_array”是两种可能的匹配错误（10411）：XXXX.vhd(1581) 处的 VHDL 类型转换错误：无法确定文本或符号“UNSIGNED”附近的对象或表达式的类型

----CODE
usb_hid_phy_offload_address         <= std_logic_vector(unsigned(ENDPOINT0_CTRL_REG) + unsigned((("00000") & (cfg_hid_ep(v_selp)(5 downto 0)) & ("00"))));
---END CODE

我已经尝试了所有能想到的组合。欢迎提出任何建议。

constant g_num_usbs  : integer range 1 to 8 := 2 ;
type     slvn_array is array (natural range <>) of  std_logic_vector ;

signal usb_hid_phy_offload_address : std_logic_vector(12 downto 0) ;
constant ENDPOINT0_CTRL_REG        : std_logic_vector(12 downto 0) := '0' & x"040" ;
signal cfg_hid_ep : slvn_array(g_num_usbs-1 downto 0)( 7 downto 0)  ;
vhdl

1 个回答

  1. Best Answer

    假设我的编辑是正确的，并且您将类型 nios_reg_array 重命名为 slvn_array。

    VHDL 对所有一维数组隐式定义了“&”。因此，concatenate 的定义如下：

      "&" [STD_LOGIC_VECTOR, STD_LOGIC_VECTOR return SLVN_ARRAY]
  "&" [STD_LOGIC_VECTOR, STD_LOGIC_VECTOR return STD_LOGIC_VECTOR]

    有些模拟器能提供比其他模拟器更好的信息。以上内容来自 nvc，一个开源模拟器——感谢 Nick G。

    下面的代码使用了 unsigned 类型定义的“&”符号，而不是 std_logic_vector 类型，并且能够正常工作。注意，我将 unsigned 运算符的位置移动到了数组中 std_logic_vector 部分附近，并将连接运算符保留在其外部。

    usb_hid_phy_offload_address <= 
    std_logic_vector(unsigned(ENDPOINT0_CTRL_REG) + 
    ("00000" & unsigned(cfg_hid_ep(v_selp)(5 downto 0)) & "00"));

    由于 ENDPOINT0_CTRL_REG 的长度与 usb_hid_phy_offload_address 的长度匹配，因此连接中不需要额外的“00000”，并且它将简化为：

    usb_hid_phy_offload_address <= 
    std_logic_vector(unsigned(ENDPOINT0_CTRL_REG) + 
    (unsigned(cfg_hid_ep(v_selp)(5 downto 0)) & "00"));

    了解导致问题的签名后，您还可以通过连接 std_logic 而不是 std_logic_vector 来避免该问题：

        usb_hid_phy_offload_address <= 
        std_logic_vector(unsigned(ENDPOINT0_CTRL_REG) + 
        unsigned((cfg_hid_ep(v_selp)(5 downto 0)) & '0' & '0') );

    以上所有内容均已编译。

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