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Meir
Asked: 2025-02-04 21:44:02 +0800 CST

verilog LRM 23.3.3.1 连接输出到输出

  • 772

来自 LRM：

23.3.3.1 端口强制 声明为输入（输出）但用作输出（输入）或输入输出的端口可以强制转换为输入输出。如果不强制转换为输入输出，则应发出警告。

LRM 没有意义，如果强制，即模拟器正在“后台”更改 rtl，则应该发出警告，难道不应该相反吗？如果不强制输入输出，编译应该会失败（如 lint 和综合）？

测试用例：https://www.edaplayground.com/x/VdmF

相关：当输入输出端口有时可以在 Verilog 中互换使用时，输入输出端口的确切标准是什么？

verilog

1 个回答

  1. Best Answer

    Verilog 标准不正确，自 IEEE 1364-1995 以来一直如此。问题是大多数模拟工具忽略了端口方向，而且没有人努力修复 LRM。

    https://accellera.mantishub.io/view.php?id=1289

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