zapta Asked: 2024-12-19 01:57:26 +0800 CST2024-12-19 01:57:26 +0800 CST 2024-12-19 01:57:26 +0800 CST SystemVerilog 标准是否允许与 Verilog 文件混合？ 772 SystemVerilog 标准是否允许将 SystemVerilog 文件 ( .sv) 与 Verilog 文件 ( .v) 混合？ verilog 2 个回答 Voted toolic 2024-12-19T02:01:32+08:002024-12-19T02:01:32+08:00 SystemVerilog 标准 (IEEE Std 1800-2023) 没有关于文件扩展名的任何规则或限制。 编译 Verilog 源代码文件的个别软件工具可能.sv对和文件扩展名有特殊处理.v，但这并不通用。例如，行为会因模拟器而异。您需要参考特定工具的文档。 Best Answer dave_59 2024-12-19T03:11:21+08:002024-12-19T03:11:21+08:00 SystemVerilog 100% 向后兼容 Verilog，但有一个主要例外：额外的保留关键字。这意味着，只要 Verilog 代码不使用任何 SystemVerilog 关键字（如logic或 ） ，Verilog 中的任何工作代码都将编译并表现为相同的 SystemVerilog bit。 SystemVerilog 确实提供了编译器指令 `` `begin/end_keywords 来取消保留这些关键字，而不管任何工具特定的命令行行为如何。但大多数工具都会通过查看编译命令行上的文件扩展名来自动提供该功能。
SystemVerilog 标准 (IEEE Std 1800-2023) 没有关于文件扩展名的任何规则或限制。
编译 Verilog 源代码文件的个别软件工具可能
.sv对和文件扩展名有特殊处理.v，但这并不通用。例如，行为会因模拟器而异。您需要参考特定工具的文档。SystemVerilog 100% 向后兼容 Verilog，但有一个主要例外：额外的保留关键字。这意味着，只要 Verilog 代码不使用任何 SystemVerilog 关键字（如
logic或 ） ，Verilog 中的任何工作代码都将编译并表现为相同的 SystemVerilogbit。SystemVerilog 确实提供了编译器指令 `` `begin/end_keywords 来取消保留这些关键字，而不管任何工具特定的命令行行为如何。但大多数工具都会通过查看编译命令行上的文件扩展名来自动提供该功能。