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Accepted
Ice-T
Asked: 2024-09-25 04:20:13 +0800 CST

输出未按预期更新

  • 772

我一直在玩 Verilog，但才刚刚开始。我已经从 NAND 实现了几个逻辑门，它们正在工作，但现在当我尝试对几个位执行 OR 时，我遇到了死胡同。

Verilog 中的模块输出错误值（0 或 X），目标是对所有位执行“或”运算；但是，即使仅评估第一位，代码也不起作用。

Inputs: in_a = 1
Output: out = x
Inputs: in_a = 0
Output: out = 0
Inputs: in_a = 25
Output: out = x
Inputs: in_a = 32
Output: out = 0
Inputs: in_a = 4180
Output: out = 0
Inputs: in_a = 0
Output: out = 0

module Or8Way( input [7:0] in_a, output out);
    reg tmp_in = 0;
    or(out, in_a[0], tmp_in);  
    // etc, 
endmodule

module OR8;
    reg  [7:0] in_a;
    wire out = 0; 
    
    Or8Way or8_gate(in_a,out);

    initial begin       
        $display("Inputs: in_a = 1");
        in_a = 1;
        #20 $display("Output: out = %b", out);
        $display("Inputs: in_a = 0");
        in_a = 0;
        #20 $display("Output: out = %b", out);
        $display("Inputs: in_a = 25");
        in_a = 25;
        #20 $display("Output: out = %b", out);
        $display("Inputs: in_a = 32");
        in_a = 32;
        #20 $display("Output: out = %b", out);
        $display("Inputs: in_a = 4180");
        in_a = 4180;
        #20 $display("Output: out = %b", out);
        $display("Inputs: in_a = 0");
        in_a = 0;
        #20 $display("Output: out = %b", out);
    end
endmodule
verilog

2 个回答

  1. Best Answer

    您的代码中有 2 个错误。

    X由于驱动程序争用，此行会在输出中产生：

    wire out = 0;

    它不断在out网络上驱动 0。当or8_gate实例驱动 1 时，就会发生争用，导致未知值X。要修复它，只需将 声明wire为：

    wire out;

    第二个错误是你如何对 OR 函数进行建模。你可以简单地使用归约或运算符 ( |)对所有 8 个输入位进行按位或运算：

    module Or8Way( input [7:0] in_a, output out);
    assign out = |in_a;
endmodule

    输出：

    Inputs: in_a = 1
Output: out = 1
Inputs: in_a = 0
Output: out = 0
Inputs: in_a = 25
Output: out = 1
Inputs: in_a = 32
Output: out = 1
Inputs: in_a = 4180
Output: out = 1
Inputs: in_a = 0
Output: out = 0
    • 1

  2. 明白了，谢谢！

    我想我开始掌握这个了。我以前用过 c/c# 编程语言，初始化所有变量是一种很好的做法。

    我不想使用任何内置函数，我用 NAND 门创建了自己的“或”门，而且它可以工作。

    这是我现在的代码：

    module Or8Way( input [7:0] in_a, output out);

    wire tmp1, tmp2, tmp3, tmp4, tmp5;
    wire res_1, res_2;

    Or or_gate0(in_a[0], in_a[1], tmp1);
    Or or_gate1(in_a[2], in_a[3], tmp2);
    Or or_gate2(in_a[4], in_a[5], tmp3);
    Or or_gate3(in_a[6], in_a[7], tmp4);
    Or or_gate4(tmp1, tmp2, res_1);
    Or or_gate5(tmp3, tmp4, res_2);  
    Or or_gate6(res_1, res_2, out);

endmodule
    • 0

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